르네사스는 2월 18일, 차세대 차량용 E/E(전기/전자) 아키텍처의 중추 역할을 할 고성능 AI 처리 능력과 칩릿(chiplet) 대응 기능을 갖춘 차량용 멀티 도메인 ECU용 SoC를 구현하기 위한 세 가지 기술을 개발했다고 발표했다.
이 내용은 2월 15일부터 19일까지 미국 샌프란시스코에서 열리고 있는 ‘국제고체소자회로회의(ISSCC 2026)’에서 공개됐다.
SDV(Software-Defined Vehicle·소프트웨어 정의 차량) 시대의 차량용 SoC에는 여러 애플리케이션을 동시에 구동할 수 있는 고성능, 칩릿 구조를 통한 유연한 확장성, 그리고 차량용 반도체로서 기능 안전 요건을 충족하는 능력이 요구된다. 동시에, 중앙집중식 컴퓨팅을 담당하는 멀티 도메인용 SoC는 갈수록 대형화되면서, 자동차 산업이 요구하는 품질 기준을 어떻게 확보할 것인지가 새로운 과제로 떠오르고 있다. 여기에 SoC 성능이 높아질수록 소비 전력도 커지기 때문에, 전력 효율과 안전성을 어떻게 동시에 끌어올릴지 역시 핵심 이슈로 부상했다.
르네사스는 차량용 SoC의 기능 안전 요구에 대응하기 위해, 칩릿 구성에서도 ASIL D를 지원할 수 있는 독자적인 새로운 아키텍처를 설계했다. 표준 다이 간 통신 규격인 UCIe 인터페이스에 고유의 RegionID 메커니즘을 결합해, 수많은 애플리케이션이 동시에 동작하는 환경에서도 하드웨어 리소스 접근 충돌을 차단하고 Freedom from Interference(FFI)를 달성할 수 있도록 한 것이다.
기존 UCIe에는 RegionID를 다이 간에 전달하는 기능이 없었다. 르네사스는 이에 RegionID를 물리 주소 공간에 매핑한 뒤, UCIe 내부의 특정 영역에 인코딩해 전송하는 방식을 고안했다. 이 방식으로 MMU(메모리 관리 유닛)와 실시간 코어에서의 안전한 접근 제어가 가능해졌고, 칩릿 간에도 기능 안전 요건을 충족할 수 있게 됐다. 또 프로세서에서 메모리 버스로 이어지는 대역폭을 유지하는 설계를 적용해, UCIe 평가에서 51.2GB/s의 고속 통신을 달성했으며 SoC 내부 전송 속도 한계에 근접하는 성능을 확인했다. 이 기술은 차량용 고성능 SoC에서 확장성과 안전성을 동시에 확보하기 위한 핵심 축으로 자리 잡는다.
SDV 시대에도 ‘자동차급 품질’은 타협할 수 없는 조건이다. 르네사스는 3nm 공정을 적용한 SoC에서 AI 연산을 담당하는 NPU(Neural Processing Unit)의 성능을 끌어올리면서도, 자동차 업계가 요구하는 품질 기준을 유지하는 설계를 구현했다. 최근 NPU가 대형화되면서 면적은 전 세대 대비 1.5배 수준으로 커졌고, 이로 인해 공통 클록 소스에서 각 회로로 신호가 도달하는 데 걸리는 클록 레이턴시(지연)가 늘어나는 문제가 불거졌다.
르네사스는 이 난제를 풀기 위해, 기존에 모듈 단위로 배치하던 클록 펄스 제너레이터(CPG)를 분할하고, 서브 모듈 계층에 mini-CPG(mCPG)를 분산 배치하는 새로운 구조를 도입했다. 이를 통해 클록 레이턴시를 대폭 줄이고, 까다로운 타이밍 요구 조건을 충족하는 데 성공했다.
하지만 mCPG를 다층 구조로 쌓으면 테스트 클록 동기화가 어려워져, 자동차용 반도체에서 사실상 필수로 요구되는 ‘제로 디펙트(zero defect)’ 수준의 품질 달성에 걸림돌이 된다. 르네사스는 계층형 CPG 아키텍처에 테스트 회로를 통합해 사용자 클록과 테스트 클록이 동일한 단일 경로를 통과하도록 설계했다. 아울러 테스트 모드에서도 상위·하위 mCPG가 동일한 클록 소스에 동기화되도록 해, 전체를 하나의 위상으로 묶어 일괄 조정할 수 있게 했다. 그 결과, 초대형 SoC에서도 제로 디펙트 수준을 지향하는 품질 확보가 가능해졌고, SDV용 차세대 차량용 SoC에 요구되는 높은 신뢰성을 실질적으로 뒷받침하게 됐다.
르네사스는 차량용 SoC의 성능을 끌어올리면서도 전력 효율과 안전성을 동시에 확보하기 위해, 90개가 넘는 전원 도메인을 활용하는 고도화된 파워 게이팅 기술을 개발했다. 이 기술을 통해 동작 조건에 맞춰 수 mW(밀리와트)에서 수십 W(와트)에 이르기까지 전력을 정밀하게 제어할 수 있다.
또한 공정 미세화로 전류 밀도가 높아지는 상황에 대응해 IR 드롭(전압 강하)을 억제하기 위해, 파워 스위치(PSW)를 링형과 행 배치형 두 종류로 분할했다. 전원을 켜는 시점에는 링형 PSW가 러시 전류를 억제하고, 이어 행형 PSW가 도메인 내부 임피던스를 균일하게 만들어 기존 대비 IR 드롭을 약 13% 개선했다.
기능 안전 규격 ASIL D 요건을 충족하기 위해, DCLS(Dual Core Lock Step) 구성에서는 마스터와 체커를 각각 독립된 파워 스위치와 컨트롤러로 제어한다. 이 설계를 통해 어느 한쪽에 고장이 발생하더라도 록스텝 동작으로 이상을 검출할 수 있다. 여기에 각 PSW의 게이트 신호를 루프백 방식으로 감시해, 이상 발생 시 OFF 상태를 확실히 감지하도록 했다. 전압 감시에는 온도 변화에 강한 디지털 전압 모니터(DVMON)를 채택해, 에이징(열화)에 대한 내성을 1.4mV 개선했다. 이 일련의 기술은 전력 효율과 안전성을 겸비한 고성능 차량용 SoC 구현에 직접적인 기반을 제공한다.
이 기술들은 르네사스의 차량용 멀티 도메인 ECU용 SoC ‘R-Car X5H’에 적용됐다. 완성차 업체와 부품사는 R-Car X5H를 통해 자율주행, 디지털 콕핏 등 다양한 애플리케이션을 동시에 구동하면서도 안전성을 확보할 수 있으며, SDV 구현을 가속해 미래 차량 기술의 진화를 앞당기는 데 기여할 수 있다.
